導讀：目前雷達芯片中GaAs（砷化鎵）技術已經被淘汰，SiGe（硅鍺）主要用于LRR芯片組。從SiGe到CMOS的過渡始于NXP在2015年推出的用于后向雷達的Dolphin芯片組。CMOS技術將雷達功能進一步整合到單個芯片上，實現了大規模量產并降低了成本。
向CMOS技術的轉變使得混合信號和射頻功能被整合到單個AFE（模擬前端）芯片上，并將功率放大器功能進一步整合到MMIC（單片微波集成電路）上。
1，更先進的節點
雷達芯片組的下一個趨勢是向更小的工藝節點發展，以提高集成度，從而降低尺寸和功耗。
Infineon的MMIC發展到了28nm CMOS。Bosch正在利用Global Foundries的22FDX工藝技術，采用22nm FD-SOI（Fully-Depleted Silicon-on-Insulator）。NXP的雷達芯片組平臺正在轉向16nm TSMC FinFET，以支持其成像雷達產品，并制定了向更小節點發展的路線圖。
2，芯片平臺策略
另一個趨勢是，汽車半導體供應商正在開發一個芯片組平臺，可以覆蓋所有類型的汽車雷達，從角雷達SRR到4D成像雷達LRR，通過“級聯”幾個芯片來提供成像雷達所需的高性能，同時利用規模效益來降低單位成本。
比如，Infineon的RASIC MMIC與AURIX TriCore MCU，和NXP的TEF82xx MMIC與S32R MCU。通過級聯，供應商可以利用低成本、低分辨率2D雷達的技術，來支持高性能4D成像雷達的新興需求，但無需為后者開發和生產定制與分立產品。例如，NXP提供額外的TEF82xx收發器，并將MCU換成S32R45用于成像雷達。
但也有一些成像雷達開發商聲稱，級聯策略不能提供足夠的虛擬通道，所以不能提供足夠的分辨率。使用”級聯“解決方案的多個芯片和尺寸也會導致功耗和尺寸的更大問題。
3，處理器
雷達處理器通常使用32位MCU。但未來汽車雷達的性能會不斷提高，需要額外的處理能力，從密集的點云分析到使用AI算法來識別FoV中的目標物體等。處理性能、復雜性、尺寸和功耗等諸多挑戰的出現，有人提出使用多個處理器或ASIC的多通道成像雷達的概念。隨著IVN的限制，邊緣處理將在未來的雷達中至關重要。
現有汽車雷達中的典型MCU主要包括有以下幾種。Infineon Aurix TC3A三核MCU，頻率300MHz；NXP S32R294雙核MCU（有雙鎖步內核），頻率500MHz；Renesas RH850/V1R-M雙核MCU，頻率320MHz（3.2 DMIPS/MHz）；Calterah Alps SoC有一個ARC EM6 CPU，頻率300MHz。
用于汽車雷達的典型加速器包括，Infineon SPU 2.0（與Aurix TC3A MCU一起使用）；TI AWR1234 SoC中的DSP，能夠在成像雷達中生成點云，進行物體分類；Xilinx FPGA和相關的MPSoC等。
4，Xilinx的FPGA加速器
FPGA因其并行處理架構，可以提供未來雷達所需的高性能。但Tier1仍然認為價格太高。
部分Tier1甚至打算在成像雷達中使用帶加速器的多核MCU。成像雷達初創公司Zendar將在其兩個參考設計傳感器中使用標準SoC，而Metawave將利用現有的IC供應商來開發其Marconi PoC的AiP（Antenna in Package）雷達。
大陸將使用Xilinx UltraScale+ MPSoCs。ARS540 LRR 4D成像雷達有196個虛擬通道，處于在研成像雷達領域中的高端產品，但仍遠低于高分辨率LiDAR。在成像雷達開發商中，還有兩家已量產出貨的Tier1也在使用Xilinx的產品。
FPGA可以提高處理性能，包括處理增加的數據量、執行復雜計算的能力，以及在云端實現軟件分析和更新車載軟件。
雖然成本很高，但需要處理的信號數據量將從現有2D雷達的水平大幅增加，從大約10MBPS增加到約30GBPS。以太網還不能將原始數據發送到中央處理器，因此像FPGA這樣的高性能邊緣計算是必要的。雖然Metawave說Nvidia等公司的GPU比FPGA性能更好，但集中計算和高功耗意味著它們不適合像雷達這樣的邊緣處理應用。隨著未來汽車的其他應用對高性能處理的需求不斷增加，如ADAS，這些應用有更多的具體要求，據說對ASSP（Application Specific Standard Products）的需求正在減少。
不僅數據水平具有挑戰性，數據信號的計算在成像雷達中也是四倍以上。成像雷達中的信號處理技術并不新鮮，但開發商之間沒有共性，還沒有整合。
FPGA還能實現OTA更新，并能使用云分析技術來驗證軟件算法是否能進行物體分類。
同時，大部分LiDAR和成像雷達初創公司堅持認為，他們會開發自己的ASIC，以提高數據處理效率，降低尺寸和功耗。但對于汽車領域的新玩家來說，芯片自研是一個挑戰，他們的ASIC缺少降本所需的規模。
隨著越來越多的傳感器概念，對基于FPGA的需求將增加，這樣就可以使FPGA供應商的成本降低。
5，EnSilica協處理器
嚴格來說，EnSilica eSi-ADAS協處理器不是加速器，它將目標跟蹤處理從雷達的ECU中釋放了出來，使ECU能夠專注于安全關鍵決策，如物體分類和傳感器融合。目前eSi-ADAS已是第三代產品。
據稱eSi-ADAS可以降低ADAS系統的成本，減少功耗，加快實時跟蹤，最大延遲為20毫秒。
該協處理ASIC基于TSMC 180nm、24-pin QFN封裝，符合AEC-Q100-2并支持ISO 26262功能安全。
它還支持基于攝像頭的ADAS和其他汽車領域，包括數字儀表、電動化動力系統和信息娛樂系統。
6，其它要求
（1）IVN
汽車雷達通常需要與CAN總線聯網，2012年發布的CAN-FD和2018年發布的CAN-XL分別提供5/10MBPS的帶寬。
未來可能會慢慢轉向汽車以太網，但受到高成本、向集中式處理架構變化還沒那么快，還有其他高帶寬IVN協議（如MIPI CSI-2）的競爭使用的阻礙。
在未來，雷達有可能成為”啞傳感器“，其處理過程被轉移到中央自動駕駛處理模塊，用于傳感器融合。但成像雷達的高數據速率和數據壓縮會給集中式架構帶來挑戰，特別是攝像頭和激光雷達的分辨率也在提高，比如800MP的攝像頭和高清環視系統等紛紛上車。
因此，至少在中短期內，傳感器邊緣處理仍將是一種主流的處理拓撲架構，使FPGA等供應商受益。到目前為止，車廠還沒有確認他們對ADAS和AD的處理架構和傳感器的計劃，只有少數廠商使用集中式域控。但一旦帶寬問題被克服，像Echodyne等認知型雷達概念將實現傳感器的集中控制。
（2）內存
汽車雷達通常需要2MB左右的RAM閃存。但隨著性能的提高，對內存的要求也在提高。
NXP S32R294有兩個e200z7 32位處理內核，有5.5MB的SRAM，比之前Qorivva MPC577xK的1.5MB有所增加。
Infineon在2019年10月推出了TC3A，有四個300MHz的TriCore處理內核，兩個額外的鎖步內核，SPU 2.0 DSP和6MB的嵌入式SRAM。
TI的AWR1642有一個ARM Cortex-R4F 32位200MHz的處理內核，有256kB的程序RAM和192kB的數據RAM。它還有一個600MHz的C674x DSP，32kB的L1P、32kB的L1D和256kB的L2內存以及768kB的L3雷達內存。總的來說，AWR1642中嵌入了約1.5MB的內存。
來源：Astroys
